VHDL
adalah bahasa deskripsi perangkat keras dan simulasi, yang pada awalnya tidak
digunakan sebagai masukan sintesis, sehingga agar kode-kode VHDL yang
dituliskan dapat tersimulasikan sama sebelum dan sesudah sintesis
. HDL (Hard ware Description Language) di perkenalkan pertama kali pada tahun
1985 sebagai Verilog simulator, Verilog juga termasuk dalam HDL dan Verilog
simulator pertama kali di kenalkan oleh Verilog-XL dengan penambahan beberapa
fitur salah satunya yang terkenal adalah XL pada tahun 1987. Beberapa desain yang mendukung di dalam Verilog dengan
tingkat abstraksinya yaitu :
·> Top-Down Design : gaya desain yang hamper selalu di
gunakan dari semua program Verilog.
·> Bottom-Up Design : desain yang di lakukan pada level
gerbang dasar standar.
·> Gate Level : sebuah tingkat logika
karakteristik dari system yang di jelaskan oleh Logic dan sifat waktu sistemnya semua sinyal diskrit.
·> Register-Transfer Level (RTL) : sebuah desain yang menggunakan
transfer level untuk menentukan karakteristik rangkain dari operasi dan transfer data antara register.
·> Behavioral Level (Tingkat Perilaku) : sebuah tinggkatan yang menggambarkan system dengan menggunakan algoritma secara bersamaan.
Beberapa Operator yang terdapat dalam pemprograman
VHDL (Verilog Hard ware Description Language) yaitu :
· > Operator Arithmatic : digunakan untuk
melakukan perhitungan matematika standar diantaranya adalah
pengurangan, penjumlahan, pembagian dan sisa pembagian
atau persentase.
· > Operator Relational : operator
relasional adalah operator yang digunakan untuk membandingkan
dua buah nilai dan menghasilkan nilai baru, seperti lebih dari (>), kurang dari (<), sama dengan (=), lebih sama dengan (>=) dan kurang sama
dengan (=<).
· > Operator
Logika : sebuah operator yang menggunakan suatu
gerbang sederhana, diantaranya adalah AND, OR dan NOT.
VHDL (Very High Speed
Integrated Hardware Description Language) adalah sebuah konsep serta syntax
yang banyak di perlukan untuk mengerti bagaimna rancangan VHDL sebagai bagian
dari pemprograman FPGA. Dalam banyak
hal, keputusan memilih dan menggunakan kode VHDL daripada kode Verilog atau
System C, sangat tergantung pada pilihan perancang itu sendiri dan lebih kepada
ketersediaan software pendukung serta kebutuhan perusahaan, VHDL adalah
kemampuannya untuk menggunakan gabungan level dari model yang memiliki
arsitekture yang berbeda.
Pembagian sebuah model
ke dalam beberapa bagian juga merupakan keunggulan lain dari VHDL diantaranya
bagian Interface (dalam VHDL di kenal “entity”) dan bagian kelakuan atau Behaviour (dalam VHDL di
kenal sebagai “architecture”).
Bagian-bagian tersebut adalah pendekatan praktis yang luar biasa untuk bentuk
model yang memiliki multiple behavior dalam interface.
Ada beberapa
dasar-dasar serta teknik penulisan kode VHDL diantaranya adalah entity,
architecture, basic type variable and operators, decision, loops, dan
masih bnyak lagi. Terdapat pula berkas-berkas yang nantinya berkas ini dapat di
gunakan sewaktu-waktu untuk sebagain keperluan tanpa harus menuliskan ulang.
Biasanya berkas ini langsung di sertakan menjadi satu dalam sebuah library,
istilah library sendiri di kenal sebagai sekumpulan koleksi bermacan-macam
berkas kode, Library berfungsi untuk memudahkan programmer untuk menyelsaikan
pekerjaan karena di dalam library tersebut terdapat fungsi-fungsi dan tipe data
yang sudah di difenisikan sebelum untuk di gunakan berulang-ulang, sedangkan
pada Entity memberikan arti tentang
bagaimna sebuah rancangan di deskripsikan di VHDL dalam hubungannya dengan
permodelan VHDL lain dan juga memberikan nama untuk model terseut. Di dalam
entity juga di perbolehkan untuk mendefinisikan beberapa parameter yang
mengambil model menggunakan heirarki.
Dalam VHDL terdapat
istilah Basic and Operators, dalam Basic and Operators ini terdapat Constants,
Signals, Variable, Boolean Operators dan masih banyak lagi, selain Basic and
Operators juga terdapat Type data, Type data adalah untuk menuliskan kode VHDL
secara efisien, sangatlah penting untuk mengetahui tipe-tipe data yang di
perbolehkan, sebagaimana, serta kapan pengunaanya, berikut beberapa tipt-tipe
data apa saja yang terdapat dalam kode VHDL yaitu Tipe Integer danTipe
Enumerated.
Perbedaan yang terdapat
di dalam kedua kode tersebut memiliki perbedaan yang cukup signifikan, perbedaan
dasar dari VHDL dengan Verilog adalah mengenai konteks dari kedua bahasaitu
sendiri. Verilog bersal dari tradisi “bottom-up” yang lebih sering di gunakan
dalam industry IC dalam hal rancangan dasar IC. Sedangankan pada VHDL
dikembangkan lebih kepada persepektif “top-down”. Namun secara jelas dan nyata,
perbedaan dapat terlihat pada syntax dasar dan metode dari kedua kode tersebut.
